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題名 | 作者 | 日期 |
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Reducing Test Power by Partial Gating on Scan-Chain Outputs | 陸, 慶恩 Jr; 梁, 新聰 Jr | 2011-03-24T23:37:40Z |
SOCs Test Scheduling using TAM Switch | Lee, Lung-Jen Jr; Tseng, Wang-Dauh Jr; Lin, Rung-Bin Jr; Zhang, Zheng-Han Jr | 2011-03-24T23:37:57Z |
Accurate TSV Minimization in High-Level Synthesis of 3D ICs Design | Lee, Chih-Hung Jr; Cheng, Chun-Hua Jr; Huang, Shih-Hsu Jr | 2011-03-24T23:37:35Z |
Don’t-Care Bits Filling for Capture Power Reduction | Lee, Lung-Jen Jr; Tseng, Wang-Dauh Jr; Lin, Rung-Bin Jr; Xie, Zheng-Yi Jr | 2011-03-24T23:37:50Z |
系統晶片強韌度驗證分析工具平台開發 | 陳, 信宇 Jr; 陳, 永源 Jr | 2011-03-24T23:38:03Z |
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