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符合的文件:
題名 | 作者 | 日期 |
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An FIFO Memory Design for 8-to-32 Data Exchange Bus | Wang, Chua-Chin; Tseng, Yih-Long; Chen, Yi-Wei | 2006-10-18T10:55:18Z |
Robust Reference Clock Generator Design for DDR Synchronous Devices | Wang, Chua-Chin; Tseng, Yih-Long; Chen, Chi-Wen | 2006-10-13T09:37:14Z |
Robust Reference Clock Generator Design for DDR Synchronous Devices | Wang, Chua-Chin; Tseng, Yih-Long; Chen, Chi-Wen | 2006-10-18T10:56:21Z |