完整後設資料紀錄
| DC 欄位 | 值 | 語言 |
|---|---|---|
| dc.contributor.author | 羅宏毅 | |
| dc.contributor.author | 王壘 | |
| dc.date.accessioned | 2009-08-23T04:50:08Z | |
| dc.date.accessioned | 2020-05-29T06:23:25Z | - |
| dc.date.available | 2009-08-23T04:50:08Z | |
| dc.date.available | 2020-05-29T06:23:25Z | - |
| dc.date.issued | 2006-10-12T02:24:52Z | |
| dc.date.submitted | 2005-12-15 | |
| dc.identifier.uri | http://dspace.fcu.edu.tw/handle/2377/1071 | - |
| dc.description.abstract | 承繼之前關於ARM 架構之研究，本論 文進一步的將此架構發展為類似ARM9 的五 階管線(pipeline)處理器: SmartARM。並在考慮 過branch 指令對pipeline 造成的影響後，加入 專用於計算branch target address 的fast adder 以改良SmartARM 的branch 機制。此外，針 對ARM 指令集中data processing 指令的特殊 addressing mode: shift [Register]的需求，我們 改良SmartARM 中的C-BUS 設計，使此類指 令的執行週期減短，從而提升其效能。最後分 別以VHDL 實作與軟體數據模擬，進行電路 設計驗證與提升效能統計，證明我們所提出的 SmartARM 處理器在不增加過多的硬體負擔 下，即可獲得明顯的效能提昇，符合我們的設 計理念。 | |
| dc.description.sponsorship | 崑山大學,台南縣永康市 | |
| dc.format.extent | 13p. | |
| dc.format.extent | 615375 bytes | |
| dc.format.mimetype | application/pdf | |
| dc.language.iso | zh_TW | |
| dc.relation.ispartofseries | 2005 NCS會議 | |
| dc.subject | 嵌入式處理器 | |
| dc.subject | 管線作業 | |
| dc.subject | 微架構 | |
| dc.subject | 指令集架構 | |
| dc.subject | Embedded Processor | |
| dc.subject | Pipeline | |
| dc.subject | Microarchitecture | |
| dc.subject | Instruction Set Architecture | |
| dc.subject.other | Architecture Design | |
| dc.title | SmartARM 處理器微架構之設計與改良 | |
| dc.title.alternative | SmartARM-An Improved Microarchitecture Design for ARM Processor | |
| 分類: | 2005年 NCS 全國計算機會議 | |
文件中的檔案：
| 檔案 | 描述 | 大小 | 格式 | |
|---|---|---|---|---|
| ce07ncs002006000100.pdf | 600.95 kB | Adobe PDF | 檢視/開啟 |
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