SmartARM 處理器微架構之設計與改良

Abstract

承繼之前關於ARM 架構之研究，本論 文進一步的將此架構發展為類似ARM9 的五 階管線(pipeline)處理器: SmartARM。並在考慮 過branch 指令對pipeline 造成的影響後，加入 專用於計算branch target address 的fast adder 以改良SmartARM 的branch 機制。此外，針 對ARM 指令集中data processing 指令的特殊 addressing mode: shift [Register]的需求，我們 改良SmartARM 中的C-BUS 設計，使此類指 令的執行週期減短，從而提升其效能。最後分 別以VHDL 實作與軟體數據模擬，進行電路 設計驗證與提升效能統計，證明我們所提出的 SmartARM 處理器在不增加過多的硬體負擔 下，即可獲得明顯的效能提昇，符合我們的設 計理念。